Aufbau des Cell BE

Immer der Reihe nach: Die In-Order-Pipeline des Power Processing Element lädt vier Instruktionen pro Taktzyklus. (Quelle: IBM)

Das neue System-on-Chip- (SoC) Design des Cell BE basiert auf der Power-Architektur (PA) von IBM. Ein vereinfachter 64-Bit-Power5-Prozessor (Power Processing Element, PPE) dient zur zentralen Steuerung.


Dazu kommen acht unabhängig arbeitende, so genannte Synergistic Processing Units (SPU). Die SPUs haben über ihren Direct Memory Access (DMA) unter anderem direkten Zugriff zum Hauptspeicher, der Memory Management Unit (MMU) und dem Bus-Interface.

Letztere bilden die so genannte Synergistic Memory Flow Controler Unit (SMF), die zusammen mit der SPU als Synergistic Processing Element (SPE) bezeichnet wird. Die SPU setzt sich weiter aus dem direkt adressierbaren lokalen Speicher (LS) und der eigentlichen Recheneinheit (SXU) zusammen.

Der Power5-Kern besitzt eine VMX-128-Erweiterung für Gleitkomma-Rechenoperationen, arbeitet In-Order und kann zwei Threads meist gleichzeitig ausführen. Die acht Vektorprozessoren (SPU) arbeiten ebenfalls In-Order mit zwei Instruktions-Pipelines und können Operationen mit einfacher Genauigkeit (32 Bit - Single Precision) durchführen.

Basierend auf der Art von Daten für das geplante Einsatzgebiet des Cell wurden die SPUs für einfache Genauigkeit optimiert. Doppelte Genauigkeit bieten diese nur mit eingeschränkter Leistung. Der PPE-Kern kann vier Instruktionen pro Takt laden und zwei ausführen. Mit seiner verzögernden Instruktions-Pipeline ist er begrenzt in der Lage, auch Out-of-Order-Instruktionen für Ladebefehle auszuführen.